Resultados Esperados
Os resultados desta convocatória devem ser bem documentados e amplamente disseminados. Para isso, é essencial disponibilizar documentação detalhada, manuais de utilizador e tutoriais em vídeo. Os consórcios selecionados devem desenvolver materiais didáticos e cursos com recursos abertos e exemplos baseados nas ferramentas EDA open-source desenvolvidas ou melhoradas. Estes recursos devem estar acessíveis a instituições académicas em toda a UE e ser adequados para autoaprendizagem. Recomenda-se a colaboração com iniciativas como a EUROPRACTICE.
Os consórcios devem interagir ativamente com a Equipa de Coordenação da Plataforma do Chips Act’s Design Platform para integrar as ferramentas desenvolvidas nos fluxos de design da plataforma. As propostas devem incluir uma estratégia clara para colaboração com fábricas de semicondutores (foundries) de forma a garantir acesso aos PDK’s necessários.
As propostas devem especificar claramente a licença open-source aprovada pela OSI aplicável a todos os resultados e incluir um plano de sustentabilidade para os resultados após o término do projeto.
Os três consórcios selecionados devem colaborar tecnicamente sempre que relevante, sendo incentivadas ações conjuntas de comunicação e disseminação.
Resultados esperados para cada área temática
-Design Digital SoC: O objetivo desta área é garantir um fluxo de design digital estável e completo para nós tecnológicos mais comuns (65-28nm), incluindo melhorias em nós mais maduros. Para isso, é necessário estabelecer uma linha de base para a qualidade dos resultados atualmente obtidos com ferramentas open-source de última geração.
-Design Analógico e de Sinal Misto: O foco desta área é o desenvolvimento de um fluxo de design completo para circuitos analógicos e de sinal misto. O objetivo não é apenas melhorar as ferramentas existentes, mas também adotar abordagens inovadoras e novos paradigmas.
-Produtividade, Interoperabilidade e Verificação: Esta área visa melhorar a produtividade através da adoção de novas abordagens de design e da garantia de interoperabilidade fluida entre as ferramentas. Além disso, pretende-se desenvolver processos de verificação robustos para lidar com a crescente complexidade dos designs modernos de chips.
Financiamento: 20 000 000€